2.5D/3D-IC目前常見的實現是基于中介層的 HBM-CPU/SOC 設計，Integrity 3D-IC 將以日和周為單位的手動繞線加速到秒級和分鐘級，輕松滿足性能、信號電源完整性與設計迭代的多重要求，為高帶寬高數據吞吐量的機器學習、超算、高性能移動設備、端計算等應用提供最佳設計支持
在邁向先進制程的進程中，硬件功能的擴展不斷地受到挑戰，使得超大規模計算中心和人工智能（AI）設計對運算效能和數據傳輸的要求不斷地提高。先進系統單晶片（SoC）在尺寸上已經到了光罩的極限，因此需要找到創新的解決方案來延續摩爾定律，并且降低功耗、提高效能。
在同一封裝中將晶片做 3D 立體堆疊，和使用硅中介層的多小晶片系統 2.5D 封裝，已經成為新的解決方案。當然，這兩種方式也面臨著各自的挑戰。
如今，許多設計使用硅中介層連接多個晶粒來實現 2.5D 整合。中介層的物理實現涉及晶片之間的布線（如 HBM 和 ASIC之間）或晶片和封裝基板之間的布線?？臻g擁塞和有限布線層數帶來極大挑戰。此外，片間互連通常須要經過比片上互連更長的距離，因此它們必須盡可能直線連接，減少轉折及跳層次數，并且必須滿足信號完整性和長距離走線特殊的要求。
傳統手動布線為應對上述挑戰需耗費海量人工時間，而 CadenceIntegrity 3D-IC 能以更高的完成質量大大加速這一流程：
Cadence Integrity 3D-IC
自動布線解決方案的優勢
■ 極短的運行時間（以分鐘為單位）
■ 近乎 100% 的屏蔽率
■ 均勻分布的線長
■ 盡量少的過孔數量
Integrity 3D-IC 平臺
可以實現最佳自動布線
不同類型的產品對于 HBM 的數量和擺放位置有著不同的需求。無論 HBM 的擺放的位置如何，HBM 和 SoC 的連接都有如下共同的設計挑戰。
設計挑戰
總線布線 – HBM 設計是為了滿足高帶寬高數據吞吐量的要求，為了使得高位寬的各個位數據同步到達，HBM 和中央 SoC/CPU/ASIC 的數據必須以物理總線模式連接。
線長限制 – 晶粒間互聯本來就很可能遠長于晶粒內連線長度，所以要盡可能縮短布線長度。
同層繞線 – 為了提高更好的信號均一特性以及減少跳層，需要盡可能多在同層繞線。
靈活的信號線與屏蔽線配置 – 設計者有靈活配置信號線和屏蔽線的寬度以及間距甚至所用層的需求。
下圖是一個比較常見的 2.5DIC HBM 和 SoC 平面布局圖， SoC 居中布置，左右兩邊各放兩個 HBM：
這些復雜的設計挑戰使得后端工程師、封裝工程師和系統設計工程師在使用傳統工具進行中介層手動設計時不得不花費海量的時間和人力不斷進行調整，而調整之后的結果也未必最佳，不得不進行大量的高時間成本和工具成本的設計迭代修正。一個典型的中介層設計常常需要數周之久。
為了解決傳統工具手動設計中介層布線的痛點，Cadence 推出 Integrity 3D-IC 平臺中介層全自動布線流程：
Integrity 3D-IC 可以方便的讀入 Bump 擺放數據并以總線模式將來自不同晶片的 Bump 進行最佳布線連接。下圖展示了針對中介層的 Integrity 3D-IC 設計流程，該流程已被廣泛應用于各種 2.5D/3D-IC 設計流程中并已得到流片驗證。
中介層全自動布線流程
Integrity 3D-IC 平臺
提供簡明直觀的交互式用戶界面
如前文所述，中介層設計中用戶會根據實際產品對信號線和屏蔽線的寬度、間距、布線層提出各種各樣復雜變化的定制化需求。
為此，Cadence Integrity 3D-IC 平臺提供簡明直觀的交互式用戶界面：
中介層自動布線的交互界面
用戶只需鍵入 Bump 區域范圍和布線參數工具就會自動抓取指定區域的 Bump，并根據指定的參數，對 Bump 自動分組，并選取優化的布線組合。
如果用戶沒有指定 Bump 區域，Integrity 3D-IC 會掃描整個芯片，把符合 HBM 形式的 Bump 全部抓取出來并自動分類。
信號線的寬度和間距可以通過設計規則指定，也可以由用戶直接指定。屏蔽線的寬度和間距可由用戶界面指定，也可以由 Integrity 3D-IC 根據屏蔽參數在信號線中間自動計算預留空間以確保屏蔽的有效和完全。
此外批處理布線模式允許用戶生成腳本文件，以便保存和復現。Integrity 3D-IC 還可以根據布線的資源自動計算寬度和間距，在需要的時候還可以考慮 45 度連接。最終通過超級命令 Route Design-Bump 將所有 Bump 連接布線自動完成。
Integrity 3D-IC 平臺
中介層自動布線實例
在主干（Trunk）部分，Integrity 3D-IC 嚴格地使用總線模式布線，并用同一層金屬盡可能的延伸到 Bump 附近。為了減少過孔的使用，即使在 Bump 附近，Integrity 3D-IC 也是用同一層金屬拐彎而不跳線，盡可能保證線上電阻和電容的均一性。在 Trunk 部分，屏蔽率是 100%，在接近 Bump 的布線，短線部分缺省不加屏蔽。用戶可以選擇是否要把高層的短線和引腳一起都加上屏蔽。
Trunk 部分的屏蔽率是 100%
Bump 區域布線
兩側 Bump 區域有偏移
當用戶使用多于 6 個 HBM 時，由于 SoC 尺寸小。HBM 的 Bump 無法和 SoC 的 Bump 完全對齊。如果采用 90 度的折線拐彎，既浪費布線資源，又會造成線長差異。Integrity 3D-IC 檢測到這種情況會自動采用 45 度布線方式：
45 度折線局部細節
雖然我們強烈推薦用戶使用全自動布線以實現分鐘級的快速布線，Integrity 3D-IC 也提供強大友好的編輯復制功能。但在一組 Bump 布線完成后，用戶可以對這組布線進行眼圖仿真，當 SI/PI都達到指標后，用戶可以選中這一組的線和過孔，通過靈活的平移、翻轉、旋轉的動作把線和過孔復制到另一組 Bump 上，Integrity 3D-IC 會自動對目標 Bump 完成同樣的布線連接。
Cadence Integrity 3D-IC 能將日趨復雜的 2.5D/3D 中介層布線速度提高上萬倍（周?分鐘），從而大大加快設計的迭代速度，為復雜電子系統的設計者們提供了無限優化的可能！
審核編輯：彭靜
