電子發燒友網報道（文/周凱揚）隨著雙碳目標的成E掣肘提出，越來越多的光刻行業應用開始注意到能耗問題，尤其是成E掣肘在半導體制造設備上。就拿我們常常提及的光刻EUV光刻機來說，就是成E掣肘一個不折不扣的耗電大戶，結合光刻半導體制造的光刻各道工序，不少晶圓廠在新建之際時，成E掣肘都要對該地區的光刻電力輸送進行大改。

極度耗電的成E掣肘EUV光刻機

由于制造EUV光源的能源轉換效率并不算高，所以哪怕7nm節點下，光刻EUV光刻機的成E掣肘目標功耗只有250W，其實際需要的光刻電力供應依然驚人。一臺EUV光刻機每天的成E掣肘耗電量在3萬千瓦時左右，加上幾乎不停轉的光刻運行時間，一年的成E掣肘耗電量高達千萬千瓦時。

而像臺積電、三星等坐擁多臺EUV設備的晶圓廠，更是不得不面對每年超高的用電量。而高NA的EUV光刻機更是耗電大戶，雖然光源維持一致，但光刻機內其他的工序受限需要額外的0.5MW的功耗，比如保護膜、散熱、光路損耗等。

雖然更先進的工藝制程造出來的半導體器件是在為全球提供更低功耗的產品，但這樣的支出對于晶圓廠所在地區的雙碳目標實現顯然是不劃算的。所以ASML等廠商也在極力研究如何提高EUV光刻機的生產效率。

但可以想象的是，隨著工藝節點的繼續演進，EUV光刻機的目標功率也會不斷提高。ASML、光源、鏡片和材料供應商都應該重新思考EUV光刻機的下一代架構，這樣才不會持續把半導體制造的功耗推向新的高度。

納米壓印才是降低功耗的“正道”？

不久前佳能正式發布了FPA-1200NZ2C這一納米壓印半導體制造設備，這一設備可以實現最小線寬14nm，等效可以用于5nm工藝節點的邏輯半導體制造。未來隨著這一技術的發展，甚至可以做到10nm的線寬，對應2nm的工藝節點。不過，從現狀來看，這臺機器依然在研究如何實現大規模晶圓量產的階段。

其實佳能這第一臺納米壓印設備的交付設備遠比公告來得要早，早在2017年7月就已經向東芝Memory（即現在的鎧俠）四日市工廠供貨。此后佳能、鎧俠以及DNP（大日本印刷）開始了對納米壓印技術的聯合研究，其中佳能負責開發納米壓印設備，鎧俠負責在基板上準確打造圖案的技術，而DNP則負責制造模板。三家公司共同開發這一不使用傳統光刻技術的半導體制造方案，也在降低其功耗上花了不少心力。

從圍繞佳能納米壓印設備的各種宣傳來看，其具體性能并沒有公開多少信息，而被反復提及的都是極低的能耗。根據DNP的宣傳，5nm節點下單個晶圓所用電量與一個普通家庭四個月的用電量等同，而納米壓印技術可以將功耗降低至普通光刻技術的1/10。

與使用極紫光的EUV光刻機不同的是，納米壓印技術雖然也用到了紫外光，但也只是用普通的UV燈來固化基板上的樹脂而已。而相比需要極高功率的極紫外光源而言，這一僅靠化學反應和物理壓印的手段明顯更加節能。所以由此來看，低能耗或許才是納米壓印設備的最大優勢。

寫在最后

結合不少新建晶圓廠的設計與建設目標分析，能耗問題都是不可忽視的，無論使用再多的清潔能源都不能改變這一點。我們應該對半導體產業的能效有更高的要求，晶圓廠的“績效表現”不應該只和產量、良率和利用率結合起來，晶圓所消耗的能源也要納入考量。