電子發燒友網報道（文/周凱揚）對于任何一個芯片大廠而言，設計在ISA的資源選擇上都是相當謹慎的。ISA不僅決定了芯片開發的傾斜難易程度，也決定了與之綁定的大廠軟件和開發生態，甚至可能會影響到市場面臨的設計競爭。然而在這個重要的資源選擇上，我們卻發現不少大廠開始發力RISC-V。傾斜 瑞薩：授權到自研瑞薩作為MCU大廠之一，大廠尤其是設計在汽車領域，經過多年的資源積累與開發，旗下已經有了多條MCU產品線。傾斜在32位MCU上，大廠有基于自研CISC內核的設計RX系列，也有基于ArmCortex-M架構的資源RA系列。即便如此，傾斜瑞薩還是決心開拓第三條產品線，而且是基于RISC-V架構。 其實瑞薩很早就開始RISC-V相關的布局了，比如2021年推出的汽車控制域管理MCU RH850/U2B，就集成了來自NSI-TEXE開發的MIMD加速器核心，基于RISCV架構的DR1000C。 DR1000C不僅取得了ISO 26262 ASIL D級別的認證，憑借其并行處理器的特性，可以幫助MCU卸載一些繁重的計算工作，比如模型預測控制、AI推理以及傳感器數據處理等等，不僅適合工業自動化設備，也很適合用于汽車MCU中輔助雷達或其他傳感器的融合計算。 除此之外，瑞薩也與晶心科技達成合作，繼續推出了用于特定市場的RISC-V產品，比如集成了RISC-V核心的ASSP和MPU產品，包括基于RISC-V的電機控制ASSP MCU，以及64位的RZ/Five，前者主要用于工業控制、人機交互等場景，而后者則主要用于網關控制。 在RISC-V上，瑞薩不僅選擇了授權第三方內核，也有了自研內核的野心，為其通用MCU再度開辟一條可選產品線。2023年11月30日，瑞薩宣布推出第一代32位RISC-V CPU內核，計劃面向物聯網、消費電子、醫療保健和工業系統打造一個全新的開放靈活平臺，也作為其已有RX系列和RA系列的補充。 瑞薩自研RISC-V內核 / 瑞薩 作為其首個自研RISC-V內核，其CoreMark/MHz達到了3.27，要低于此前用到的晶心科技N22核心，也低于其自研的RXv1核心。由此看來其首個自研RISC-V核心的規模并不高，主要用于超低功耗的MCU設計。 近日，瑞薩也發布了基于該自研內核打造的首個通用32位RISC-V MCU，R9A02G021，正是一款超低功耗的48MHz MCU產品。R9A02G021集成了128KB代碼閃存，4KB數據閃存，以及16KB的SRAM和豐富的IO。在開發工具上，瑞薩的e2 studio依然為R9A02G021提供了IDE支持，除此之外，IAR和SEGGER也迅速跟進了對這一MCU的開發支持。 即便有了新的RISC-V內核，并不代表瑞薩會放棄其他產品線的后續開發，從其路線圖規劃上可以看出，無論是RL78、RX、RA系列，瑞薩都有產品擴充和增強的計劃，以實現更高的性能和集成度，并加入一定的AI/ML功能。與此同時，瑞薩或許也會在未來開發更高規格的RISC-V內核，用在更高性能的RISC-V MCU設計上。 高通：率先發力可穿戴和汽車高通作為Arm陣營的堅定擁護者，這些年也在慢慢向RISC-V傾斜一部分開發資源。在2022的RISC-V全球峰會上，高通高管宣布，早在2019發布的驍龍865 SoC中，高通就已經將RISC-V用到了微控制器的設計中，并已經出貨了上億個RISC-V核心，盡管高通并未透露后續的驍龍手機SoC是否繼續沿用這一設計，但已經足以說明這家手機芯片大廠對于RISC-V的重視了。 去年一則與RISC-V相關的新聞相信不少人都已經看過了，那就是高通聯合博世、英飛凌、恩智浦、Nordic幾家大廠，共同成立了一家名為Quintauris的RISC-V初創企業。該公司的目標是通過支持下一代硬件開發來推動RISC-V在全球的普及，也就是加速RISC-V架構產品的商業化，提供參考架構。據其官網描述，這家公司的初期重點放在了汽車應用上，也就是說未來高通很可能會根據這一參考架構，推出對應的RISC-V汽車芯片產品。 在聯合成立RISC-V公司的消息發布后不久，高通又聯合谷歌共同宣布，雙方將加強合作，基于RISC-V架構開發下一代Snapdragon Wear平臺，從而為谷歌的下一代Wear OS解決方案提供支持，而且高通明確表示，他們將在全球范圍內推行RISC-V的可穿戴解決方案。不過，RISC-V在這一新的Snapdragon Wear可穿戴硬件平臺以什么定位出現，我們尚不清楚。 從過去的可穿戴芯片來看，高通主要采用性能中等的Arm內核來打造相關的SoC。比如從Wear1100到Wear 3100，其都是基于Arm Cortex-A7來設計CPU部分的。直到2020年推出的Wear4100+，才開始使用4核A53 CPU加協處理器的設計。 Snapdragon W5+ Gen1可穿戴硬件平臺 / 高通 在最新的W5+ Gen1平臺中，高通依然沿用了4核A53加協處理器的設計，只不過主CPU工藝從12nm換成了4nm，而協處理器也從QCC1110（Cortex-M0）換成了QCC5100（Cortex-M55）。依照高通的說法，其協處理器主要是用來支持谷歌Wear OS、ASOP和RTOS，而且其只需要用到22nm的成熟工藝。 在高通與谷歌的聯合公告中，也明確表示新平臺主要用于支持Wear OS，這樣看來高通新的RISC-V硬件既有可能作為主CPU，也有可能作為協處理器。無論如何，兩家公司都已經加入了RISC-V的軟件生態系統（RISE）中，無論是哪種設計方案，都會給RISC-V在可穿戴領域的軟件開發帶來新的突破。 MIPS：主打高性能處理器曾幾何時，MIPS也是市場主流的RISC處理器架構，甚至有望比肩Arm、x86，就連國內的龍芯在發展LoongArch架構之前，用的也是MIPS架構。MIPS以設計具有多流水線、多流水線和支持虛擬化的處理器聞名，甚至目前不少ADAS系統都還運行在MIPS處理器上。 然而在成功推出了幾代32位和64位RISC處理器之后，MIPS并沒有超越x86，反而被崛起的Arm掩蓋了光芒。MIPS在這期間甚至嘗試過開源方案，但依舊陷入了無人問津的境地。因此2021年3月，MIPS宣布終止了MIPS架構的開發，同時公司整個轉向RISC-V架構。 盡管在收購和轉型中，MIPS經歷了各種波折，但手上還是留有一些微架構專利，也有豐富的處理器設計與開發經驗，對于同為RISC的RISC-V來說，MIPS本身還是存在不小的優勢。 2022年，MIPS推出了其全新開發的RISC-V處理器系列，eVocore，目前只有P8700和I8500兩大多處理器IP核。其中P8700針對數據中心的高性能計算場景設計，P8700采用了少見16級流水線設計，加上多發射亂序執行和多線程，而且可拓展性可以使其支持到512個內核。MIPS表示其單線程性能遠超市面上現有的其他RISC-V CPU IP，但并沒有提供具體的跑分參數。 除了P8700這類高性能通用CPU核心外，MIPS近期的動向表明其也在發力AI計算。比如MIPS在今年迎來了新的首席架構師Brad Burgess，此前他在SiFive參與了P870處理器的亂序矢量單元設計。此外，他們也在美國開設了新的研發中心，計劃與當地大學合作，開發汽車、數據中心和嵌入式市場的AI計算創新方案。 寫在最后可以看到，對于絕大多數大廠而言，RISC-V都是一個愈發可行的產品設計方向。這也充分說明了RISC-V的開放性，以及更加成熟的軟硬件開發環境，和更低的設計風險。盡管多數廠商目前依然抱著嘗試的心態，但隨著RISC-V生態的持續壯大，相信會有更多的大廠投入RISC-V的懷抱。