18020776785 徐工
隨著微電子工藝技術(shù)的振動(dòng)探發(fā)展，各種通用的振動(dòng)探可編程半定制邏輯器件應(yīng)運(yùn)而生。在硬件設(shè)計(jì)時(shí)，振動(dòng)探設(shè)計(jì)師可以利用這些半定制器件，振動(dòng)探逐步把原先要通過(guò)印制板線路互連的振動(dòng)探若干標(biāo)準(zhǔn)邏輯器件自制成*集成電路(ASIC)使用，這樣，振動(dòng)探就把印制板布局和布線的振動(dòng)探復(fù)雜性轉(zhuǎn)換成半定制器件內(nèi)配置的復(fù)雜性。然而，振動(dòng)探半定制器件的振動(dòng)探設(shè)計(jì)并不需要設(shè)計(jì)人員有半導(dǎo)體工藝和片內(nèi)集成電路布局和布線的知識(shí)和經(jīng)驗(yàn)。隨著半定制器件的振動(dòng)探規(guī)模越來(lái)越大，可集成的振動(dòng)探器件越來(lái)越多，使印制板上互連器件的振動(dòng)探線路、裝配和調(diào)試費(fèi)用越來(lái)越少，不僅大大減少了印制板的面積和接插件的數(shù)量，降低了系統(tǒng)綜合成本，增加了可編程應(yīng)用的靈活性，更重要的是降低了系統(tǒng)功耗，提高了系統(tǒng)工作速度，大大提高了系統(tǒng)的可靠性和安全性。
這樣，硬件設(shè)計(jì)人員從過(guò)去選擇和使用標(biāo)準(zhǔn)通用集成電路器件，逐步轉(zhuǎn)向自己設(shè)計(jì)和制作部分*的集成電路器件，而這些技術(shù)是由各種EDA工具軟件提供支持的。
半定制邏輯器件經(jīng)歷了可編程邏輯陣列PLA、可編程陣列邏輯PAL、通用陣列邏輯GAL、復(fù)雜可編程邏輯器件CPLD和現(xiàn)場(chǎng)可編程門陣列FPGA的發(fā)展過(guò)程。其趨勢(shì)是集成度和速度不斷提高，功能不斷增強(qiáng)，結(jié)構(gòu)趨于更合理，使用變得更靈活和方便。
設(shè)計(jì)人員可以利用各種EDA工具和標(biāo)準(zhǔn)的CPLD和FPGA等，設(shè)計(jì)和自制用戶*的大規(guī)模集成電路。然后再通過(guò)自下而上的設(shè)計(jì)方法，把用半定制器件設(shè)計(jì)自制的集成電路、可編程外圍器件、所選擇的ASIC與嵌入式微處理器或微控制器在印制板上布局、布線構(gòu)成系統(tǒng)。
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